SDR SDRAM 控制器协议，提供了一个符合工(gōng)业标准 SDR SDRAM 的简单控制接口，该控制器由 VHDL 实现，针对京微齐力M5产(chǎn)品架构进行了充分(fēn)的优化设计。

特性

• 支持 SDRAM 接口传输速率可(kě)达133MHz，单数据速率

• 支持1、2、4、8突发数据長(cháng)度或者整页(yè)突发式操作(zuò)

• 支持用(yòng)户突发终止。对于2、4、8的突发数据長(cháng)度（burst length）和整页(yè)突发，支持不超过突发長(cháng)度的任意突发数据長(cháng)度。当用(yòng)户想要终止 burst 操作(zuò)时，可(kě)以通过激活 usr_burst_end 一个周期，控制 user_burst_end 实现不同的突发数据長(cháng)度。

• CAS 延时可(kě)以是2或者3个时钟周期

• 支持内部自动刷新(xīn)，刷新(xīn)周期可(kě)编程

• 支持外部自动刷新(xīn)请求，用(yòng)户可(kě)控制自动刷新(xīn)过程

• 支持 NOP、READA、WRITEA、AUTO_REFRESH、PRECHARGE、ACTIVATE、URST_STOP和LOAD_MR 等 SDRAM 控制命令

• 支持4、8、16、32、64和72位数据宽度

• 支持用(yòng)户通过“加载模式寄存器”（load mode register）请求配置模式寄存器值（mode register value），不支持通过 load mode register 请求更改 CAS 延时

• 支持用(yòng)户 DQM 控制